２．マイクロコンピュータのハードウェア

2.1　マイクプロセッサ　Z−80　CPU

2.1．1　Z−80　CPU　のピン配置と内部横成

　Z−80CPU（ザイログ社製）は，図2．1に示すようなピン配置の40ピンのMOS-LSIであり，図2．2に示すような内部構成になっている．

　電気的には，電源電圧として5Vの直流電圧を11番ピンと29番ピン（GND）間に，φ（クロック）端子である6番ピンにクロックパルスを加えれば動作する。

　その他の主な入出力端子の意味とその機能は，以下のようになっている。

○A0〜A15（アドレスバス）は，メモリや入出カデバイス間でデータの受け渡しのためのアドレス（番地）指定を行う端子である．メモリのアドレスは16ビットで，入出カデバイスのアドレスは下位8ビット（A0〜A7）で，それぞれアドレスを指定することができる．

図2.1　Z-80　ＣＰＵのピン配置

　　　　図　2．2　Z−80　CPU内部ブロック図

○D0〜D7（データバス）は，3ステートの8ビット双方向性バスであり，メモリおよび人出カポート間でのデータ転送に使用される．

　主なコントロールバス（システム制御，CPU制御およびCPUバス制御）の各端子は次のようになっている．

○MREQ（メモリリクエスト）は，メモリからの読出しまたはメモリへの書込みのための有効アドレスが，アドレスバスに出力されていることを示す・

○IORQ（入出力要求）は，入出カデバイスの読出しあるいは書込みのために，有効入出カアドレスがアドレスバスの下位8ビットに出力されていることを示す。

○RD（読出し）は，CPUがメモリや入出カデバイスからデータを読み込む期間で出力される．この信号により，データの向きとタイミングをコントールする．

○WR（書込み）は，CPUのデータバスに，メモリや入出カデバイスにストアされるデータが，出力されているときにアクティブになる，

○INT（割込み要求）は，入出カデバイスからの割込みをCPUに要求する信号端子である．割込みイネーブルフラグ（IFF）がセットされ，BUSRQが非能動（ノンアクティブ）のときに，実行中の命令が終った時点で割込み要求が受け什けられる．

○RESET（リセット）は．CPUやPIOなどの初期化を行う．そのとき，プログラムカウンタ　PCは0000Hになり，CPUは初期化されて，IFFは0にリセットされ，Iレジスタは00Hに，割込みはモード0にセットされる．

＊アクティブ・ハイとアクティブ・ロー

　これらの各端子の説明中，面前のように￣印がついているのは，その端子が　Lレベルのときに機能することを示し，アクティブL（activelow）という。一方．￣印のない信号端子は，Hレベルで機能し，アクティブH（activehigh）である．

2.1.2　レジスタ

　Z−80CPUには，図2．2の内部ブロック図に示すように，機能的に見て，レジスタ群．演算回路および制御回路で構成されている．

　レジスタ群は，図2．3に示すように，汎用レジスタ群と専用レジスタ群に分かれている．汎用レジスタには，8ビットの主レジスタ群（A，B，C，D，E，F，H、Lの各レジスタ）と同構成の補助レジスタ群（A′〜L′）がある．

　　　　　　　　　　　　　図　2．3　Z−80　CPUのレジスタ群

2．2　メ　モ　リ

　2．2．1　RAM（M58725P、通称6116タイプ）

　図2．4は，2kバイトスタティックRAM（M58725P）のピン配置を示したものである．データ入出力端子（D1〜D8）は，8ビットのデータの書込みと読出しに使用される．アドレス入力端子（A0〜A10）は，メモリ番地を指定するために使用される．WE、OE　両端子は．データの書込みと読出しを制御する信号端子で，WEがLレベルで書込み，OE　がLレベルで読出しが可能である．CS　はLレベルのときのRAMを動作可能にする，チップセレクト端子である。

　　　　　　　　　　　　　　　図　2．4　RAM（M58725P）のピン配置

　2．2．2　ROM（EPROM2716）

　EPROM（erasableprogrammableROM）は，紫外線照射によりその記憶内容を消すことができ，その内容をROMライタにより書き込むことができる．図2．5は，2kバイトEPROM2716のピン配置を示したものである．データ入出力端子（D0〜D7）は，8ビットの情報を入出力する端子であり，プログラムの実行中は常に読出し専用である．　アドレス端子（A0〜A10）は，メモリ番地を指定するために使用される．cs　はチップセレクト端子で．

PD／PGM（powerdown／program）端子は．消費電力の低減とプログラムの書込み時に使用される．通常の使用では，読出しモードであり，房端子はLレベルに，

PD／PGM端子もLレベルにして，Vppに直流電圧5V加える．

　　　　　　　　　　　　　　　　　　　図2.5　ROM　2716　のピン配置

　2．3　CPUとメモリの接続

　図2．6はZ−80CPUに，RAM（M58725P）とROM（EPROM2716）を接続した状態図を示したものである．チップセレクト信号CS′CEを得るために，アドレスデコーダとしてSN74LS139を使用している．

　　　　　　　　　図　2．6　Z−80　CPUとメモリチップとの接続例

図2.8

アドレスデコード回路